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La vérification est un métier central, complet mais assez méconnu, alors qu’il peut représenter jusqu’à 70-80% de l’effort d’un projet.
Au cœur de ces projets figure l’UVM (Universal Verification Methodology), une méthodologie normalisée pour la vérification des conceptions de circuits intégrés, ASIC et SoC.
Vous avez envie de vous lancer, sans trop savoir par où commencer ?
C’est le moment de démarrer votre montée en compétences !
Durée : 40 minutes + 5 minutes de questions / réponses
Ce que vous allez apprendre
1) Contexte de l’UVM
Méthodologie UVM : éléments de contexte. L’UVM, qu’est-ce c’est ? Quelle est son origine ?
2) SystemVerilog : le langage de l’UVM
Présentation des aspects du langage utilisés pour mettre en place cette méthodologie.
3) Architecture typique d’un testbench
Description pas à pas de l’architecture typique d’un testbench UVM en illustrant le fonctionnement avec quelques exemples.
A propos d’ELSYS Design
ELSYS Design est une société d’ingénierie spécialisée dans la conception de systèmes électroniques embarqués, incluant SoC / ASIC / FPGA, cartes électroniques, logiciels embarqués et ingénierie système.
Depuis ses implantations en Europe et aux États‑Unis, ELSYS Design fournit des solutions R&D sur mesure, en s’appuyant sur son expertise multisectorielle et ses modèles d’engagement flexibles pour accélérer l’innovation de ses clients.
Fondée et dirigée par des ingénieurs, ELSYS Design est une filiale d’ADVANS Group.
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